蜂窝电话和数码相机的迅速普及以及它们对小型半导体封装尺寸的要求使得系统级封装(SiP)解决方案变得越来越流行。但SiP的优势不仅仅在尺寸方面。因为每个功能芯片都可以单独开发，而系统级芯片(SoC)必须作为大型的单芯片设计来开发，因此SiP具有比SoC更快的开发速度和更低的开发成本。

早在2001年，SiP解决方案就建立在了功能芯片的基础上，这些功能芯片针对单芯片封装经过验证、设计和尝试。但由于这些功能芯片原本是为芯片级封装而设计，这样的解决方案在SiP开发中会产生严重的问题。因为当两个芯片进行堆叠时，它们的焊点经常无法对齐。有时对应的焊点会位于这两个芯片相对的两侧，此时需要通过插入器进行信号布线。

通过多层封装插入器完成的信号连接有很大的缺陷。由于走线长度的增加，信号完整性会降低。另外，封装插入器的成本也很高。为了克服这些缺点，设计工程师开发出了焊点位置适合更短走线连接的SiP芯片。例如，存储器接口焊点放在逻辑芯片的上侧和下侧，连接到外部引脚的信号焊点放在左右两侧。如果存储器芯片是长方形的，可以将焊点移到长度较短的两条边上。然后就可以沿一个方向将逻辑芯片和存储器芯片堆叠起来，将存储器芯片的短边连接到具有存储器接口焊点的逻辑芯片的上下两侧。

另外，当需要整合用不同晶圆工艺和不同代的加工工艺生产出来的芯片时，广泛使用相邻SiP封装技术。例如，在汽车应用中的相邻SiP就可能包含了采用逻辑晶圆制造工艺生产的信号处理器和采用模拟晶圆制造工艺生产的实际驱动器芯片。在这种情况下，可以用新一代晶圆工艺改善信号处理器的性能和成本，而驱动器芯片仍保持使用稳定的晶圆工艺，因为它需要长期工作在12V电压下。由于新一代工艺不能处理更高的电压，这时SiP就成了这种芯片组合的最佳候选方法。

同时提供模拟和数字功能的封装解决方案还会引起另外一个问题。如果模拟芯片包含信号输入接收器或输出驱动器功能，那么信号、幅度和极性首先要受数字芯片控制，然后通过模拟芯片。这种组合通常是一种串行连接，通常模拟芯片尺寸要小于数字芯片。如果这些整合使用堆叠式芯片结构，那么模拟芯片应放在数字芯片上面。

信号会从数字芯片焊点出来，通过与封装插入器相连接的信号线经过模拟芯片，这样信号就可以在模拟和数字芯片间传输。此时相邻SiP是更好的选择。

芯片叠加技术

相邻SiP解决方案看起来很象以前的微型多芯片模块，但原始单芯片性能的提高要求增加子芯片。SiP中芯片堆叠的想法最初来自于缩小整体封装尺寸的要求。可以将数码相机当作近来同时要求高性能和小尺寸的典型应用例子。目前流行的数码相机通常具有500万像素传感器，但几年前典型的传感器只有100万像素，也即这几年来要求的性能提高了五倍，同时要求降低所需功耗，确保目前数字相机有更长的电池寿命。为了满足这些看似矛盾的要求，许多公司开发出了芯片叠加(CoC)技术。采用这种技术后，在逻辑和存储器芯片之间不再采用金线连接，而是采用凸块连接方式。

由于逻辑芯片和存储器之间没有金线连接，因此信号数据传输速度能够变得更快。CoC方法也能降低功耗，并具有专用I/O缓冲。一般的双倍数据速率存储器总线上每个信号管脚焊点要求2.5V信号摆幅、50mA最大电流和125mW最大功率。当使用专用I/O缓冲时，与传统130nm供电电压相同的1.2V信号摆幅将成为合适的选择。

由于I/O缓冲负载只是点到点连接，因此可能只使用十分之一的电流。最终，工作频率可以提高五倍，电压降低一半，电流降到十分之一，功耗只有四分之一。另外一个额外好处是芯片尺寸将变得更小。

随着用于逻辑芯片的新一代晶圆工艺的发展以及对更多存储容量需求的增长，存储器芯片尺寸看起来将超过逻辑芯片尺寸。这意味着将没有裸露的焊点区域可以用来建立外部管脚用的连接。超先进电子技术协会(ASAET)定义的三维通孔堆叠结构可以解决这个问题。由于采用这种技术后会使逻辑芯片和堆叠存储器芯片在三维通孔基底中建立很短的连接路径，因此即使小型逻辑芯片也能够在不降低信号完整性的前提下处理很大的存储容量。

这一领域的开发工作才刚刚展开，新方法和新技术层出不穷。例如，设计师可以选择与存储器芯片一样大小的逻辑芯片，并使用三维通孔基底将它与存储器芯片堆叠在一起。通过这样重复逻辑芯片和堆叠存储器芯片结构，设计师最终可以创建一个具有"巨大存储容量"的SiP。

SiP解决方案有多种形式，包括旨在缩小外形尺寸的堆叠式芯片结构，适合I/O端接功能芯片的相邻解决方案，适合低功耗高频率工作的CoC以及用于大容量存储器的三维通孔堆叠式结构。

过去，SiP的主要优势在于很短的开发交付时间，但最近的可行性研究表明，SiP还能提供与SoC相似的性能。另外，SiP允许不同晶圆工艺的芯片存在于同一解决方案中，因此使得SiP不仅只是一种封装，而且是一个真正的系统。

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